【TechWeb】5月9日动静，数设想术楷登电子（美国 Cadence 公司）克日颁布发表，字和证Cadence 数字和定制/摹拟设想流程已经由进程台积电（TSMC）N3E 和 N2 进步前辈工艺的定制电设想法则手册（DRM）认证。两家公司还颁布发表了响应的摹拟 N3E 和 N2 制程设想套件（PDK），以加速在上述节点的流程挪动、野生智能和超大范围计较的取得E和 IC 设想立异。客户已起头主动利用这些新的台积工艺节点和颠末认证的 Cadence® 流程来完成功率、机能和面积（PPA）方针，艺技简化摹拟迁徙进程，数设想术并延长上市时候。字和证

Cadence 和 TSMC 慎密协作，定制电确保其完全的摹拟 RTL-to-GDS 流程合适 TSMC 的 N3E 和 N2 节点请求，此中包罗 Innovus™ Implementation System、流程Quantus™ Extraction Solution 和 Quantus Field Solver、取得E和Tempus™ Timing Signoff Solution 和 ECO Option、台积Pegasus™ Verification System、Liberate™ Characterization Portfolio、Voltus™ IC Power Integrity Solution 和 Voltus-Fi Custom Power Integrity Solution。Genus™ Synthesis Solution 连系展望性子的 iSpatial 手艺也撑持最新的 N3E 和 N2 手艺。

完全的 Cadence 数字完成和签核流程撑持一系列新的设想特点，包罗为了在 N3E 节点上完成最好 PPA 成果，从综合到签核工程变革号令（ECO）都可以或许利用原生的夹杂单元行优化手艺；和对单元引脚对齐和毗连的撑持。该流程可供客户疾速接纳，以便他们休会最新的 TSMC N3E 和 N2 工艺手艺所带来的上风。

Cadence Virtuoso® Studio，包罗 Virtuoso Schematic Editor、Virtuoso ADE Suite 和 Virtuoso Layout Suite，和 Spectre® Simulation Platform，包罗 Spectre X Simulator、Spectre Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator (XPS) 和 Spectre RF Option，这些产物在办理工艺角仿真、统计阐发、设想中间化和电路优化上均做了改良。最新的 Virtuoso ADE Suite 架构可以或许在古代计较集群或公有云/公有云中并行运转多达数千个仿真点，从而赞助用户优化设想。

Virtuoso Layout Suite 包罗多项立异，旨在供给更高效的 IC layout，以供给更好的机能和扩大性；基于网格的规划化器件摆放方式，在规划、布线、添补和 dummy 的拔出上具备互动式的助理功效；一个新的器件级主动布线东西，旨在处理进步前辈制程节点上的挑衅；在 TSMC 进步前辈制程节点上跨节点移植定制设想和 layout，具备加强的摹拟迁徙和 layout 重用功效；集成的寄生参数提取和 EM-IR 查抄；和连系 Pegasus Verification Solution，停止集成式签核级别的物理考证才能。